2026年3月，英伟达在GTC大会发布Vera CPU，将其定位为面向AI智能体、强化学习和数据处理的处理器。在服务器CPU普遍走Chiplet（多芯粒）路线的背景下，Vera的计算部分选择单片裸片：88个Olympus核心、164MB统一L3缓存和第二代可扩展一致性互连架构（SCF）集成在同一块计算裸片上，SCF片上双向带宽最高3.4TB/s；内存与I/O子系统则由相邻的独立裸片等组件实现。
英伟达给出的理由
Vera团队在专访中表示，云计算规模扩大使核心数量与整体吞吐量更受重视，芯粒化的普及在一定程度上压低了单线程性能的权重；AI智能体任务包含连续调用工具、运行代码、查询数据库等串行与分支操作，部分步骤须等待前序任务完成，单核执行效率重新变得关键。单片集成让所有核心通过统一片上网络交换数据，减少跨计算裸片通信开销。
英伟达承认的代价
大面积计算裸片带来设计复杂度、良率与成本控制压力，在计算模块复用、核心规模组合、不同功能采用不同工艺节点方面灵活性有限。团队表示会按具体产品需求选择集成方案。
AMD、英特尔、Arm的芯粒做法
- AMD：以Zen架构推进Chiplet，CCX组织核心、CCD承载计算芯粒、IOD连接内存与PCIe，经Infinity Fabric完成芯粒间传输与缓存一致性；EPYC 9005系列通过配置不同数量CCD形成不同核心规模；3D V-Cache以硅通孔和铜对铜键合垂直堆叠L3；MI300A将Zen 4 CPU芯粒、CDNA 3 GPU芯粒与HBM3集成于同一封装。
- 英特尔：至强6系列全面采用模块化Tile架构；Granite Rapids AP为3块计算与内存Tile加2块I/O Tile，计算与内存Tile用Intel 3、I/O Tile用Intel 7；以EMIB硅桥实现裸片间高密度互连，并有Foveros垂直堆叠及二者结合的探索。
- Arm：长期以Neoverse CSS预集成计算子系统与IP授权为主，支持AMBA CHI C2C等裸片间接口，并通过Arm Total Design生态联合EDA、代工、封装伙伴；2026年3月发布Arm AGI CPU，为成立35年多来首款自有量产级芯片，基于Neoverse V3 CSS，提供64/128/136核配置；据Hot Chips 2026披露采用双芯粒，每颗含Neoverse V3核心、六通道DDR5内存子系统与相关I/O，两芯粒经UCIe互连、总带宽2TB/s，整颗最多12通道DDR5，芯粒内用CMN-S3网状互连，跨芯粒内存访问按NUMA组织。
英伟达并非路线转向
Grace单颗采用单片裸片，集成72个Arm Neoverse V2核心、114MB L3缓存与自研SCF；Grace CPU Superchip将两颗Grace经NVLink-C2C连接为144核模块，双向带宽900GB/s。单片集成与多芯片高速互连在英伟达产品中并行推进。
集成方式影响的三条环节
数据传输效率上，片上网络与跨裸片互连在延迟、功耗上存在差异；制造工艺与成本上，大面积裸片良率风险更高，小裸片分拆与计算、I/O分制程可分散风险；产品扩展与设计复用上，调整芯粒数量可扩展核心规模，成熟的I/O模块可保留。
报道边界
Vera的上市时间、客户、价格及实测性能尚无公开信息，此处不作推断。英伟达团队称会按产品需求选择集成方案，Grace系列已同时使用单片裸片与NVLink-C2C多芯片互连；单片与多芯粒在同一处理器中结合，是有厂商表态与现有产品支撑的判断。